paper radar

P4-TAS: P4-Based Time-Aware Shaper for Time-Sensitive Networking

P4-TAS：基于 P4 的 TSN Time-Aware Shaper

Fabian Ihle, Moritz Flüchter, Michael Menth · 2025-11-13

硬件与产品调度算法仿真与测试

中文摘要

这是第一批适合硬件/产品生态页重点展示的论文：它把 TAS 从标准机制推进到可编程交换芯片实现和测量问题。

摘要翻译

这篇论文在 Intel Tofino 2 可编程交换 ASIC 上实现 P4-TAS，支持 TAS、PSFP、PTP 时间同步以及 MPLS/TSN 转换。作者用内部生成的控制帧周期性更新队列状态，实现基于时间的 gate 控制，并量化 TAS 机制内部延迟来源。评估显示连续 time slice 之间最坏累计内部延迟为 86ns，并提出外部测量 TAS time slice 准确度的方法。

它解决什么问题

商用 TSN 交换机通常不公开 TAS 内部延迟，而这些延迟会影响调度精度和配置安全裕量。

中文解读

P4-TAS 的价值有两层：一是证明 P4 可编程 ASIC 上可以实现时间感知队列控制；二是把 gate 切换内部延迟测量出来，让系统设计者不再只面对黑盒。

我的看法

这篇非常适合 TSNBIT 的产品生态方向。真正做 TSN 测试的人会关心：gate 是否准时开、内部延迟是多少、如何外部测量。它也可以和后续测试案例、流量构造方法形成内容闭环。